Beschreibung
Die Timing-Analyse der HPS-Ethernet-Schnittstellen über den FPGA ist standardmäßig deaktiviert. Sie kann auf Cyclone® V SoC und Arria® V SoC aktiviert werden, indem Sie die unten stehenden Schritte ausführen.
Lösung
Fügen Sie zur Aktivierung der Zeitablaufanalyse in der Software Quartus® Prime Standard Edition für HPS Ethernet-Schnittstellen über den FPGA die folgende globale Zuweisung in der Quartus Settings File (.qsf) für Ihr Projekt hinzu.
set_global_assignment -Name ENABLE_HPS_INTERNAL_TIMING EIN
Notizen:
- Benutzer müssen sicherstellen, dass die externen Schnittstellen auf dem FPGA eingeschränkt sind
- Einzelheiten zur Einschränkung von RGMI-Iinterfaces finden Sie unter: https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
- Diese globale Zuweisung ersetzt die Quartus.ini-Variable, die in den RGMII- und SGMII-Beispielen auf Rocketboards.org
- Ab Version 15.1 der Quartus II Software fügt QSYS der FPGA Fabric-Schnittstelle Einschränkungen für HPS ECONTROLLER hinzu.
Diese Informationen werden voraussichtlich in einer zukünftigen Version der technischen Referenzhandbücher Cyclone V SoC und Arria V SoC enthalten sein