Aufgrund der Intel® Hyperflex™ FPGA Architektur der Geräte der Intel® Stratix® 10 FPGA- und Intel Agilex® 7-Reihe wird der Schwellenwert für die Schieberegisterinferenz erhöht, was bedeutet, dass RTL-basierte Schieberegister, die in früheren Technologien möglicherweise als Schieberegister inferiert wurden, in Geräten der Intel Stratix® 10 FPGA- und Intel Agilex® 7-Serie möglicherweise nicht abgeleitet werden.
Der Grund für diese Erhöhung des Schwellenwerts besteht darin, dass mehr Register als Hyperregister retimed zugewiesen werden können, was die Designleistung verbessert.
Intel® Stratix® 10 FPGA und Intel Agilex® 7 Geräteserien Schieberegister-Inferenzkriterien:
Standardvoraussetzung:
Das Schieberegister muss insgesamt mindestens 69 Register enthalten (Tiefe * Breite)
– Beachten Sie, dass nach der frühen Retimer-Phase eine zusätzliche Inferenzphase stattfindet, um den Bereich für Register wiederherzustellen, die nicht in Hyper-Registerpositionen umgetaktet wurden.
Mit der folgenden Zuordnung sinkt die Gesamtzahl der erforderlichen Register (Tiefe * Breite) auf 37:
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION AN
– Beachten Sie, dass nach der frühen Retimer-Phase eine zusätzliche Inferenzphase stattfindet, um den Bereich für Register wiederherzustellen, die nicht in Hyper-Registerpositionen umgetaktet wurden.
Wenn die beiden folgenden Zuweisungen vorhanden sind, sinkt die Gesamtzahl der erforderlichen Register (Tiefe * Breite) auf 13:
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION AN
set_global_assignment -name PHYSICAL_SHIFT_REGISTER_INFERENCE=AUS
– Beachten Sie, dass sich die Reduzierung der Schieberegister-Inferenzschwelle negativ auf die Designleistung auswirken kann, indem die Anzahl der für Hyper Timing verfügbaren Register reduziert wird.