Artikel-ID: 000086115 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.11.2011

Fehlerhafte Timing-Fehler in Designs, die sowohl UniPHY- als auch ALTMEMPHY-Instanziierungen für externe Speicherschnittstellen enthalten

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Designs mit UniPHY- und ALTMEMPHY-Instanziierungen kann während der Timing-Analyse auf fehlerhafte Taktfehler stoßen.

    Lösung

    Die Problemumgehung für dieses Problem besteht darin, die UniPHY _report_timing.tcl und _pin_map.tcl Dateien zu öffnen in einem Editor und die folgenden Änderungen in jeder Datei vornehmen:Suchen den Namen der t-Funktionraverse_to_ddio_out_pll_clock und Fügen Sie die Ziffer 2 an den Funktionsnamen an und machen Sie sie traverse_to_ddio_out_pll_clock2damit .

    Zugehörige Produkte

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    Intel® programmierbare Geräte

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