Beschreibung
In der Quartus® Prime-Software verwendet der Timing Analyzer eine Takteinfügeverzögerung von 0 ns für virtuelle Pins, da ihnen kein Takt zugeordnet ist. Dies führt zu einem großen Taktversatz zwischen dem Quell- und dem Zieltaktpfad.
Lösung
Um diese Timing-Verletzung zu vermeiden, führen Sie eine der beiden folgenden Optionen aus:
- Erstellen Sie ein Register-Wrapper-Design um den virtuellen Pin, sodass ihm eine Uhr zugeordnet ist.
- In der Quartus® Prime Pro Edition Software Version 17.1 und höher können Sie die folgenden Einschränkungen verwenden:
Virutal-Pin als Eingangsport: set_input_delay -Takt <Taktport> -add_delay <Verzögerung> <virtueller Eingangspin> -reference_pin <der Taktpin des Registers, das den Eingangsport speist>
Virutal-Pin als Ausgangsport: set_output_delay -Takt <Takt-Port > -add_delay <Verzögerung> <virtueller Ausgangspin> -reference_pin <der Taktpin des Registers, das den Ausgangsport speist>