Beschreibung
In der Quartus® Prime Pro Edition Software Version 17.1 Update 1 und früher kann diese Fehlermeldung angezeigt werden, wenn Sie eine Bitbreite von 1 haben, die mit std_logic_vertor(0 bis 0) in eine VHDL-Datei geschrieben wird. Platfrom Designer ändert es automatisch in std_logic, wenn die Synthesedateien generiert werden.
Lösung
Um das Problem zu umgehen, fügen Sie der Datei <custom _hw>.tcl" die folgende Eigenschaft hinzu.
set_port_property <port_name> VHDL_TYPE std_logic_vector
Wenn es sich um ein 1-Bit-Signal handelt, geht Platform Designer davon aus, dass es std_logic es sei denn, die oben genannten Angaben sind angegeben