Artikel-ID: 000086061 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum erhalte ich einen Fehler bei Stratix II Geräten, die DPA-Kanäle in mehr als 25 Reihen in Quartus II Softwareversionen 5.0 und neuer verwenden?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Der DPA-Clock-Tree in Stratix® II Geräten unterstützt nur die Kanäle in den ersten 25 Reihen neben der PLL
das füttert die DPA-Bank. Versionen vor Quartus II Version 5.0 wurden auf diese Regel nicht überprüft. Quartus II Version 5.0 und neuer wird eine
"-Fehler", wenn ein LVDS-Kanal mit DPA mehr als 25 Reihen von der PLL entfernt ist, die den Kanal antreibt.

Die Lösung besteht darin, sicherzustellen, dass sich die DPA-Kanäle innerhalb von 25 Reihen von der PLL befinden, die sie antreibt.

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Stratix® II FPGAs

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