Artikel-ID: 000086042 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Gibt es bekannte Probleme bei der Verwendung von Eck-PLLs mit ALTLVDS in den Gerätereihen Stratix III, Stratix IV, HardCopy III, HardCopy IV und Arria II?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn eine oder mehrere Eck-PLLs verwendet werden, um den LVDS-Sender und/oder Empfängerkanäle zu steuern, kann das LOADEN-Signal an den LVDS SERDES in bestimmten Quartus® II Software-Empfänger-Seeds fälschlicherweise verbunden sein. Dies führt dazu, dass SERDES das falsche Datenmuster verschiebt und Datenfehler an der LVDS-Schnittstelle verursacht. Dieses Problem tritt nicht auf, wenn nur ein Center PLL verwendet wird.

    Dieses Problem betrifft nur die Gerätereihen Stratix® III, Stratix IV (GX, GT, E), Arria® II (GX, GZ), HardCopy® III und HardCopy IV (GX, E). Andere Gerätefamilien sind davon nicht betroffen.  

    Um zu ermitteln, ob Corner- oder Center-PLL in Ihrem Design verwendet wird, können Sie sich den Abschnitt "PLL Summary" im Quartus II Software-Bericht anzeigen und sich im Kapitel Taktnetzwerke und PLLs im jeweiligen Gerätehandbuch nachschlagen:

     

    Taktnetzwerke und PLLs in Arria II Geräten (PDF)

     

    Taktnetzwerke und PLLs in Stratix III Geräten (PDF)

     

    Taktnetzwerke und PLLs in Stratix IV Geräten (PDF)

     

    Taktnetzwerke und PLLs in HardCopy III Geräten (PDF)

     

    Taktnetzwerke und PLLs in HardCopy IV Geräten (PDF)

     

    Wenn Ihr ALTLVDS-Design Eck-PLLs verwendet, im bestehenden Design jedoch kein LVDS-Datenfehlerproblem auftritt, hat dies zur Folge, dass die Quartus II Software die Pass-Seeds für die Kompilierung ausgewählt hat und daher keine Handlung erforderlich ist. Wenn ein Design funktioniert, wird es in Zukunft konsistent bestehen, es sei denn, es besteht ein Neukompilierungsversuch vor der Quartus II SoftwareVersion 11.1. Um das potenzielle Risiko für das ALTLVDS-Design während der Neukompilierung zu reduzieren, wird empfohlen, den Software-Patch anzuwenden, wenn Sie Ihr Design vor Version 11.1 in der Quartus II Software neu kompilieren oder Ihr Design in der Quartus II Software Version 11.1 neu kompilieren, wobei die Software-Lösung implementiert ist.

    Lösung

    Dieses Problem kann behoben werden, indem sie die unten stehenden Software-Patches anwenden und das Design neu kompilieren. Wenn Sie Software-Patches für eine Quartus II Software-Version vor 10.1 benötigen, wenden Sie sich bitte an mySupport , um weitere Unterstützung zu erhalten.

    Für Quartus II Version 10.1:

    Für Quartus II Version 10.1SP1:

     Für Quartus II Version 11.0:

     Für Quartus II Version 11.0SP1:

    Dieses Problem wurde in der Quartus II Softwareversion 11.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 9 Produkte

    Stratix® III FPGAs
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV E
    เอฟพีจีเอ Arria® II GX
    เอฟพีจีเอ Arria® II GZ
    HardCopy™ III ASIC-Geräte
    HardCopy™ IV GX ASIC-Geräte
    HardCopy™ IV E ASIC-Geräte

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