Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 SP1 und früher können aus Schema-Block-Designdateien (.bdf) generierte Verilog HDL-Dateien möglicherweise nicht korrekt simuliert werden. Dieses Problem tritt auf, wenn schematische Designs Altera® Primitive enthalten. Aus Schaltplänen generierte Verilog-HDL-Dateien beziehen sich auf diese Primitiven mit allen Großbuchstaben. Verilog HDL Simulationsbibliotheken für diese Primitiven verwenden alle Kleinbuchstaben. Beispielsweise können aus Schaltplänen generierte Verilog HDL-Dateien das Modul SRFFumfassen, während die Simulationsbibliotheken das Modul srffenthalten.
Um dieses Problem zu umgehen, bearbeiten Sie alle Verilog HDL-Dateien, die aus Schemadesigns erstellt wurden, und ändern Sie die Referenzen auf Altera Primitives von allen Großbuchstaben auf alle Kleinbuchstaben.