Artikel-ID: 000086007 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.04.2021

Warum Arria® 10 SGMII Referenzdesign in rocketboards.org nicht funktioniert?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • HPS GMII zu RGMII Converter Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in den Intel® Quartus® Prime Pro Edition Softwareversionen sehen Sie möglicherweise Fehler mit Arria® 10 SGMII Referenzdesign auf Arria® 10 SoC.

    Lösung

    Um dieses Problem in der Intel® Quartus® Prime Pro Edition Software Version 20.3 oder neuer zu beheben, führen Sie die folgenden Schritte durch.

    1) Open Attached Script (run-slack.tcl)

    2) Bearbeiten Sie den Instanznamen für GMII zu SGMII Konverter im run_cal_slack.tcl wie unten

    ECONTROLLER0-sgmii_1 festlegen

    ECONTROLLER1-sgmii_2 festlegen

    E EDI2 null festlegen

    Setzen Sie E- 4000 Null

    Das Skript kann bis zu 4 Ports unterstützen. Falls nicht erforderlich, sollte eine Variable auf "null" gesetzt werden.

    3) Launch Timing Analyzer

    4) Führen Sie ein aktualisiertes Skript aus einem Menü aus ( Skript > Tcl-Skript ausführen )

    5) Ende der Problemumgehung, wenn das Skript 0 zurückgibt.

    6) Fügen Sie unten zwei Einschränkungen zur Top-SDC in Ihrem Projekt hinzu, wie ghrd_timing.sdc.

    set_net_delay -min 1.2 von [get_registers {*|altera_gts_clock_gate:u_pcs_tx_clk_gated|en_flp}] -zu [get_pins -compatibility_mode {*|u_pcs_tx_clk_gated|clk_gated|combout}]

    set_net_delay -min 1,2 von [get_registers {*|altera_gts_clock_gate:u_pcs_rx_clk_gated|en_flp}] -zu [get_pins -compatibility_mode {*|u_pcs_rx_clk_gated|clk_gated|combout}]

    7) Ihr Design neu kompilieren.

    8) Gehen Sie zu 3, wenn ein Timing erfüllt ist.

    Dieses Problem soll derzeit in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 GT SoC-FPGA

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