Artikel-ID: 000085987 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 13.08.2012

Wenn ich den Eingabe-Takt an meine PLL in Stratix Reihe und Cyclone Geräte der Produktreihe entferne, was ist dann das Verhalten der PLL-Ausgabeuhr(en)?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn Sie den Eingabe-Takt in einem Stratix® - Reihe, Cyclone® - Reihe oder Arria® GX-Gerät an eine PLL entfernen, wird die VCO auf eine nicht näher spezifizierte Bodenfrequenz zurückgeregelt. Der(e) PLL-Ausgangstakt(en) ist dann gleich der nicht näher spezifizierten VCO-Bodenfrequenz geteilt durch die Ausgabezähler für die PLL-Takt-Ausgabe(en).

Beachten Sie, dass die VCO-Bodenfrequenz aufgrund von Prozessschwankungen von Gerät zu Gerät variieren kann.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 9 Produkte

Cyclone® III FPGAs
เอฟพีจีเอ Cyclone® II
Stratix® FPGAs
เอฟพีจีเอ Arria® GX
เอฟพีจีเอ Stratix® II GX
Stratix® II FPGAs
Cyclone® FPGAs
เอฟพีจีเอ Stratix® IV GX
Stratix® III FPGAs

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