Kritisches Problem
Dieses Problem betrifft DDR2- und DDR3-Schnittstellen auf Arria V und Cyclone V-Geräte.
In Version 14.0 wurden die ArriaV-Versionen geändert und die Cyclone
V Hard Memory Controller (für HPS- und nicht HPS-Konfigurationen)
die die Beendigung des I/O-Ausgabepuffers ungefähr eines ermöglicht
Speichertaktzyklus, der früher als der Ausgabepuffer aktiviert ist. Diese Änderung
wurde zur Verbesserung der Schreib-Präambeldauer (tWPRE) für
DDR2- und DDR3-Schnittstellen. Diese Änderung führt jedoch auch zu einer Zunahme
bei der statischen Leistungsableitung, da sie die Kündigung von LESE-ÜLG ermöglicht
wenn die Schnittstelle leer ist.
Diese Änderung wird in Version 14.1 zurückgesetzt.
Wenn Sie Version 14.0 oder 14.1 verwenden und funktionen angezeigt werden
Ausfälle, die direkt auf den zeitlichen tWPRE Ablauf zurückzuführen sind, Kontakt
Altera technische Dienste, um eine Problemumgehung zu finden.
Die Problemumgehung für dieses Problem, um sich mit Altera Technical zu in Verbindung zu setzen Dienstleistungen.
Dieses Problem wird in einer zukünftigen Version behoben.