Kritisches Problem
Die Master-Seite der Qsys-Schnittstelle wartet auf ein WLAST-Signal, bevor es erklärt ein AWREADY-Signal, um den Bereich zu minimieren. Dies könnte zu einer Deadlock für einige AXI führen Meister.
Fügen Sie eine pipelined AXI-Bridge zwischen dem Master und der Verbindung ein
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