Fehler: SERDES Empfängerknoten – Aufgrund eines Problems in der Quartus® II Softwareversion 12.1 und neuer können Sie diesen Fehler bei Stratix® V-Geräten sehen, wenn Sie die ALTLVDS_RX-Megafunktion im externen PLL-Modus verwenden.

Aufgrund eines Problems in der Quartus® II Software Version 12.1 und neuer kann dieser Fehler bei Stratix® V-Geräten auftreten, wenn Sie die ALTLVDS_RX Mega-Funktion im externen PLL-Modus verwenden.

Fehler: DER SERDES-Empfängerknoten 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|rx_0' ist nicht korrekt am "CLOCK0"-Port angeschlossen. Sie muss mit einem der unten aufgeführten gültigen Ports verbunden sein. Info: Kann an den LVDSCLK-Port von stratixv_pll_lvds_output STRATIXV_PLL_LVDS_OUTPUT SYGInfo angeschlossen werden: Kann an den OUTCLK-Port von generic_pll GENERIC_PLL GENERIC_PLL STRATIXV_PLL_LVDS_OUTPUT GENERIC_PLL GENERIC_PLL STRATIXV_PLL_LVDS_OUTPUT STRATIXV_PLL_LVDS_OUTPUT

Um dieses Problem zu beheben, muss ein LVDS-Puffer zwischen dem externen PLL und der AltLVDS-Instanz auf dem rx_inclock und den rx_enable Ports eingefügt werden.

Sehen Sie sich den folgenden Artikel an, um zu erfahren, wie Sie einen mittleren LVDS-Puffer zwischen der externen PLL und AltLVDS-IP hinzufügen.

Dieses Problem wird ab Intel® Quartus® Prime Pro Edition Software Version 12.1 behoben.