Artikel-ID: 000085885 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.09.2018

Warum verzögern sich die Daten aus meinem RAM durch einen zusätzlichen Taktzyklus?

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 18.1 können Sie sehen, dass sich die Daten aus Ihrem RAM durch einen Taktzyklus verzögern. Dieses Problem tritt auf, wenn der RAM-Block-Typ auf AUTO eingestellt ist, die Clock Enable angeschlossen ist und der RAM als MLAB implementiert wurde. Dieses Problem betrifft nur Intel® Stratix® 10 Geräte.

    Lösung

    Um dieses Problem zu umgehen, setzen Sie den RAM-Blocktyp auf M20K oder verbinden Sie die Clock Enable nicht.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel® Quartus® Prime Pro Edition Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.