Aufgrund eines Problems in der Intel® Quartus® Prime Pro und Standard Edition Software Version 17.1 Update 1 und früher könnte dieser Fehler beim Kompilieren der mit Platform Designer generierten RS232_UART IP auftreten.
Um dieses Problem zu umgehen, bearbeiten Sie die IP-HDL-Datei "\altera_up_avalon_rs232_\synthese\altera_up_sync_fifo.v", um den "aktualisierungsfehler" in der scfifo-Instanz zu aktualisieren. Entfernen Sie das "", am Ende der Zeile 129, und fügen Sie es nach dem "synopsys translate_off" in Zeile 133 wieder hinzu.
Originalcode:
scfifo-Sync_FIFO
(
Eingänge
.clock (clk),
.sclr (Zurücksetzen),
.data (write_data),
.wrreq (write_en),
.rqa (read_en),
Bidirektionale
Ausgänge
.empty (fifo_is_empty),
.voll (fifo_is_full),
.usedw (words_used),
.q (read_data),
Unbenutzte
Synopsys-translate_off
.aclr (),
.almost_empty (),
.almost_full ()
Synopsys-translate_on
);
Modifizierter Code:
scfifo-Sync_FIFO
(
Eingänge
.clock (clk),
.sclr (Zurücksetzen),
.data (write_data),
.wrreq (write_en),
.rqa (read_en),
Bidirektionale
Ausgänge
.empty (fifo_is_empty),
.voll (fifo_is_full),
.usedw (words_used),
.q (read_data)
Unbenutzte
Synopsys-translate_off
,
.aclr (),
.almost_empty (),
.almost_full ()
Synopsys-translate_on
);
Dieses Problem wurde ab der Intel Quartus Prime Pro und Standard Edition Softwareversion 18.0 behoben.