Artikel-ID: 000085866 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.09.2017

Warum erhalte ich in der Plattform-Designer-Generation mit Intel® Stratix® 10 FPGA den Fehler "Entweder synchrone Clear-Option oder Takt aktivieren-Option kann gleichzeitig ausgewählt werden"?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Shift-Register (RAM-basiert) Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Intel® Quartus® Prime Pro Edition Software Version 17.1 mit Intel® Stratix® 10 Gerät wird möglicherweise die in der Platform Designer-Generation erwähnte Fehlermeldung zum Shift Register (RAM Based) IP-Parametereditor angezeigt. Dies ist passiert, wenn Sie versuchen, sowohl den synchronen Clear-Port als auch den Clock Enable-Port zusammen zu instanziieren.

    Lösung

    Um das Problem zu umgehen, deaktivieren Sie entweder den synchronen Clear-Port oder den Takt-Enable-Port.

    Ab der Intel® Quartus® Prime Pro Edition Software Version 18.0 werden diese Einschränkungen aufgehoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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