Artikel-ID: 000085866 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.09.2017

Warum erhalte ich die Fehlermeldung "entweder synchrone Clear-Option oder Taktfreigabe-Option kann gleichzeitig ausgewählt werden" in der Platform Designer-Generation mit Stratix® 10 FPGA?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Shift-Register (RAM-basiert) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® Prime Pro Edition Software Version 17.1 mit Stratix® 10-Gerät wird möglicherweise die oben erwähnte Fehlermeldung des Shift Register (RAM-basierten) IP-Parametereditors in der Platform Designer-Generation angezeigt. Dies geschah immer dann, wenn Sie versuchen, sowohl den synchronen leeren Port als auch den taktaktivierten Port zusammen zu instanziieren.

    Lösung

    Um das Problem zu umgehen, deaktivieren Sie entweder den synchronen Clear-Port oder den Clock-Aktivable-Port.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.