Artikel-ID: 000085863 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 05.12.2014

Warum kann ich bei der Verwendung der Altera External Memory Interface IP in einem FPGA Gerät, das eine relativ geringe Anzahl von I/O-Banken hat, keine Passende erhalten?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Kompilierung des DDR3-, DDR2-, LPDDR2-, QDCONFIG- oder RLDRAM-II-Controllers mit UniPHY IP unter Verwendung eines FPGA Geräts, das eine relativ geringe Anzahl von I/O-Banken hat, können Sie einen Fehlpass und möglicherweise den folgenden Quartus® II Fehler erfahren.

    Fehler (175020): Rechtswidrige Beschränkung der Bruch-PLL auf die Region

    Das Problem tritt auf, wenn alle I/O-Banken an einer bestimmten Seite des FPGA von der Speicherschnittstelle vollständig verwendet wurden und der PLL-Eingabe-Referenz-Takt und andere Speicherschnittstellen-Pins nicht den gleichen I/O-Standard wie die Speicherschnittstelle I/O haben.

    Lösung

    Setzen Sie den PLL-Eingabe-Referenztakt und andere speicherschnittstellen-Pins auf den gleichen I/O-Standard wie die Speicherschnittstelle I/O.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 19 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
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    Stratix® III FPGAs
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Cyclone® V E
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    เอฟพีจีเอ Stratix® IV E
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