Kritisches Problem
Beschreibung
Wenn Sie ein Design kompilieren, das eine LVDS SERDES-Megafunktion enthält und zielt auf ein Stratix V-Gerät ab, das die Quartus II Software anzeigt eine Ähnliche Warnmeldung wie folgt:
Critical Warning: DIVCLK port on the PLL is not properly
connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER.
The output clock port on the PLL must be connected.
Dieses Problem betrifft alle Stratix V-Designs, die LVDS enthalten SERDES-Megafunktion.
Lösung
Keine Problemumgehung. Dieses Problem wird in einer zukünftigen Version behoben der Dreifach-Speed-Ethernet-MegaCore-Funktion.