Artikel-ID: 000085845 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum wechselt die PLL im Modus der automatischen Taktübersetzung (manuelle Überschreibung) nicht auf den sekundären Takt, wenn das Clkswitch-Signal hoch bleibt?

Umgebung

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn das Clkswitch-Signal hoch geht, überschreibt es die automatische Taktwechselfunktion. Solange das Clkswitch-Signal hoch ist, wird eine weitere Taktwechselaktion deaktiviert. Sie müssen das Clkswitch-Signal wieder auf Niedrig stellen, um in Zukunft ein anderes Clock-Switchover-Ereignis einzuleiten.

     

    Dies gilt für alle Stratix®-, Cyclone®- und Arria® Gerätefamilien.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 12 Produkte

    Stratix® III FPGAs
    Stratix® II FPGAs
    Stratix® FPGAs
    MAX® V CPLDs
    MAX® II CPLDs
    Intel® MAX® 9000 CPLD
    Cyclone® IV FPGAs
    Cyclone® III FPGAs
    Cyclone® FPGAs
    เอฟพีจีเอ Arria® GX
    Apex™ 20K
    Acex® 1K

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.