Beschreibung
Ja, in Abbildung 2-12 ist ein Fehler aufgetreten. CLK[11..8] Pins feed PLL3 und PLL3 speist den Top Clock Control Block. CLK[15..12] Pins feed PLL4 und PLL4 speist die
Bottom-Clock-Control-Block.
Altera übernimmt keine Garantie dafür, dass diese Lösung für den beabsichtigten Zweck des Kunden funktioniert, und schließt jegliche Haftung für die Verwendung oder das Vertrauen in die Lösung aus.
Bottom-Clock-Control-Block.
Die Abbildung zeigt fälschlicherweise, dass die linken und rechten Taktsteuerungsblöcke PLL3 bzw. PLL4 füttern. Die folgende Abbildung zeigt die richtigen Verbindungen.
Abbildung 2-12. EP2C20 & größere PLL, CLK[], DPCLK[] & Taktsteuerungsblock-Positionen
![Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations](http://www.altera.com/support/kdb/images/rd01112005_169_fig1.gif)
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