Artikel-ID: 000085820 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 05.09.2012

Wie kann ich ein funktionelles Simulationsmodell für eine SerialLite II Variante regenerieren, nachdem ich die megaWifiles generierten HDL-Dateien bearbeitet habe?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Diese Lösung führt Sie durch den Prozess der Generierung eines neuen funktionellen Simulationsmodells für eine SerialLite® II Variante, nachdem Sie Änderungen an einer der megaWifiled® GUI-generierten Dateien vorgenommen haben.

Öffnen Sie eine neue Datei und benennen Sie sie "create_new_simgen.bat". Dies ist eine ausführbare Datei von ms-dos. Auf ähnliche Weise kann ein Unix-basiertes Skript (z. B. "kernel") erstellt werden.

===============================================================

Für Verilog: Fügen Sie der Datei den folgenden Text hinzu und ersetzen Sie durch Ihren Variationsnamen (den im MegaWifiled verwendeten Namen).  Stellen Sie sicher, dass der Text alle in einer Zeile ist.

quartus_map _slite2_top --family="stratixiigx" --simgen
--simgen_parameter="CBX_HDL_LANGUAGE=verilog, CBX_FILE=_slite2_top.vo"
--source=_rxhpp_atlfifo_concat.v --source=_rxrdp_atlfifo_concat.v
--source=_slite2_top.v --source=_slite2_unenc.v
--source=_slite2_wrapper.v --source=_txhpp_atlfifo_concat.v
--source=_txrdp_atlfifo_concat.v

Speichern Sie die Datei und beenden Sie den Texteditor.

===============================================================

===============================================================

Für VHDL: Fügen Sie der Datei den folgenden Text hinzu und ersetzen Sie durch Ihren Variationsnamen (den im MegaWifile verwendeten Namen).  Stellen Sie sicher, dass der Text alle in einer Zeile ist.

quartus_map _slite2_top --family="stratixiigx" --simgen
--simgen_parameter="CBX_HDL_LANGUAGE=vhdl, CBX_FILE=_slite2_top.vho"
--source=_rxhpp_atlfifo_concat.v --source=_rxrdp_atlfifo_concat.v
--source=_slite2_core.v --source=_slite2_top.v
--source=_slite2_unenc.v --source=_slite2_wrapper.v
--source=_txhpp_atlfifo_concat.v --source=_txrdp_atlfifo_concat.v

Speichern Sie die Datei und beenden Sie den Texteditor.

===============================================================

Notizen:

1.      Dieses Beispiel richtet sich an ein Stratix® II GX-Gerät.  Wenn Sie sich auf eine andere Familie konzentrieren, nehmen Sie bitte diese Änderung an der Datei vor, indem Sie das Feld -family von "stratixiigx" auf Ihre Gerätefamilie ändern.

2. Nicht alle angezeigten Dateien können in Ihrem Verzeichnis vorhanden sein (wenn z. B.      Ihre SerialLite-II MegaCore-Funktion® im Streaming-Modus konfiguriert wurde, sind die Dateien _txhpp_atlfifo_concat.v, _rxhpp_atlfifo_concat.v, _txrdp_atlfifo_concat.v, _rxrdp_atlfifo_concat.v und _slite2_core.v nicht vorhanden, und müssen nicht in den oben gezeigten quartus_map Befehl aufgenommen werden. Stellen Sie sicher, dass die Datei vorhanden ist, bevor Sie zum befehl quartus_map hinzufügen.

Führen Sie jetzt "create_new_simgen.bat" in einer ms-dos-Befehls-Shell aus oder doppelklicken Sie auf die Datei.  Sie sollten jetzt über eine neue funktionelle Simulationsmodelldatei (.vo oder .vho) verfügen, die die Änderungen widergibt, die Sie an der Datei "_slite2_wrapper.v" vorgenommen haben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 2 Produkte

Stratix® GX FPGA
เอฟพีจีเอ Stratix® II GX

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.