Kritisches Problem
Beschreibung
Eine VCS-MX-Simulation einer UniPHY-basierten externen Speicherschnittstelle IP-Kern in VHDL mit bereitgestelltem Simulationsskript vcsmx_setup.sh schlägt fehl bei 0-nm-Technik mit dem folgenden Fehler:
0 ns: ERROR: altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench/F_valid
is 'x'.
at time 0 Scope: \DUT_EXAMPLE_SIM.E0.IF0.S0.CPU_INST .the_altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench
File: ./../..//submodules/altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench.v
Line: 498.
Dieses Problem betrifft die Protokolle DDR2 und DDR3 sowie QDR II/II und RLDRAM II, wenn Sie den Nios II-basierten Sequencer verwenden.
Lösung
Die Problemumgehung für dieses Problem lautet:
- Öffnen Sie in einem Texteditor einen der folgenden Optionen Dateien, je nachdem, was zutrifft:
- <variant_name>_example_design/Simulation/vhdl/submodules/dut_example_sim_e0_if0_s0_rst_controller.vho
- <variant_name>_sim/Submodule/dut_e0_if0_s0_rst_controller.vho
- Ändern des Anfänglichen Werts der Register im Reset-Synchronizer von:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'0\';
An:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'1\';
(Die genauen Namen Ihrer Signale können von den oben genannten abweichen,
aber sie enthalten den Subbeutel altera_reset_synchronizer_int_chain .)