Artikel-ID: 000085792 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.03.2013

Warum wird meine VHDL for Schleife nicht korrekt synthesen?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in den Quartus® II Softwareversionen 12.0 und neuer erhalten Sie möglicherweise keine Warnung oder einen Fehler, dass die rechte Reichweite konstant sein muss, wenn Sie das folgende VHDL-Konstrukt haben:

    for J in 0 to loop
     
    end loop;

    Dieses VHDL-Konstrukt wird von der integrierten Quartus II Synthese nicht unterstützt und kann zu falscher synthetischer Logik führen.

    Lösung

    Um dieses Problem zu vermeiden, verwenden Sie dieses Konstrukt nicht, selbst wenn die Quartus II Software keine Warnung oder einen Fehler enthält.

    Dieses Konstrukt generiert eine entsprechende Nachricht, die mit der Quartus II Softwareversion 12.1 SP1 beginnt.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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