Artikel-ID: 000085783 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.12.2012

Meeting-Timing für Stratix IV Geräte mit dem 100GbE MAC und PHY IP Core

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Timing für Stratix IV-Geräte mit dem 100GbE nicht erfüllen MAC- und PHY-IP-Core.

Lösung

Dieses Problem wurde in der 12.1 Quartus Softwareversion von dem IP-Kern.

Für die Veröffentlichung 12.0 des IP-Kerns, um die zeitlichen Margen zu verbessern bei Stratix-IV-Designs müssen Sie möglicherweise die MAC-Taktfrequenzen.

Lesen Sie dazu die Zuweisungen in den alt_eth_100g-Wrapper-Projekten .sdc-Dateien . Die alt_e100_siv.sdc-Zuweisung ist zum Beispiel:

if { $::TimeQuestInfo(nameofexecutable) == "quartus_fit"} { create_clock -name {clk_din} -period "360.00 MHz" [get_ports {clk_din}] create_clock -name {clk_dout} -period "360.00 MHz" [get_ports {clk_dout}] } else { create_clock -name {clk_din} -period "315.00 MHz" [get_ports {clk_din}] create_clock -name {clk_dout} -period "315.00 MHz" [get_ports {clk_dout}] }

Dieser Einsatz zwingt den Verteiler zu dem Versuch, auf 360 zu schieben. MHz, während die statische Timing-Analyse auf 315 MHz überprüft wird für die MAC-Taktfrequenz.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Stratix® IV FPGAs

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