Beschreibung
Sie können einen TVF mit dem Exportbefehl (Menü Datei) in eine HDL-Testbench-Datei konvertieren. Wählen Sie Verilog HDL oder VHDL in der Liste Als Typ speichern .
Die neue Datei hat die Erweiterung .vt bzw. .vht für Verilog HDL bzw. VHDL. Verwenden Sie diese Testbench-Datei, um Ihre funktionelle oder Gate-Level-Timing-Simulation im Simulationstool eines Drittanbieters durchzuführen.
Informationen zum Simulieren Ihres Designs in einem Simulationstool eines Drittanbieters finden Sie im Simulationsabschnitt in Teil 2 des Quartus II Handbuchs oder in der Dokumentation für Ihr Simulationstool.