Artikel-ID: 000085752 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.08.2015

Warum werden bei der Durchführung von "Bericht DDR im Timing Analyzer" für Intel® Arria® 10 FPGA externe Speicherschnittstellen die gleichen Timing-Margen für alle Ecken angezeigt?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Das I/O-Timing, das Address/Command, DQS-Gating, Lese-Capture, Schreib- und Schreib-Levelling umfasst, wird über Prozess, Spannung und Temperatur (PVT) vollständig kalibriert. Daher sind die Margen in allen Modellen gleich. Der Bericht DDR im Timing Analyzer meldet die Worst-Case-Werte über alle Ecken für diese kalibrierten Schnittstellen.

Lösung

N/A

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

เอฟพีจีเอ Intel® Arria® 10 GT
เอฟพีจีเอ Intel® Arria® 10 GX
Intel® Arria® 10 GT SoC-FPGA

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