Kritisches Problem
Beschreibung
Gate-Level-Simulation des Beispieldesigns und Beispieltestbenchs schlägt fehl, wenn die Option Differential DQS verwenden in DDR2 aktiviert ist Hochleistungs-Controller.
Dieses Problem betrifft den DDR2 SDRAM High-Performance-Controller Designs in Stratix III und Stratix IV Geräten, die die Verwendung haben Differential DQS Option aktiviert.
Gate-Level-Simulation des Beispieldesigns verhält sich nicht Richtig.
Lösung
Altera empfiehlt, die funktionelle Operation zu validieren Ihres Designs über RTL-Simulation und den zeitlichen Ablauf Ihres Designs mit TimeQuest Timing Analysis.