Artikel-ID: 000085641 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.03.2013

Warum stecken die Altera_PLL-Ausgabeuhren niedrig, wenn diese Megafunktion in Cadence NCSim simuliert wird?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie NCSim verwenden, um die Altera_PLL-Megafunktion zu simulieren, können einige der Ausgabeuhren niedrig stecken bleiben.

    Lösung

    Für dieses Problem gibt es zwei Problemumgehungen:

    1. Um Altera_PLL instanziieren zu können, überprüfen Sie in der Megafunktion "Enable physical output parameters" (Physikalische Ausgabeparameter aktivieren) und legen Sie die Parameter entsprechend fest, um die Taktfrequenzen zu erhalten, die Sie sich wünschen.

    2. Aktivieren Sie die SIM_USE_ICD_PLL_RECONFIG_MODEL des Makros, das physikalische Simulationsmodell wie unten für Cyclone® V-Geräte zu verwenden. Sie müssen die folgenden Befehle bearbeiten, wenn Sie auf Arria® V- oder Stratix® V-Geräte abzielen.

    ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE "/eda/sim_lib/cadence/cyclonev_atoms_ncrypt.v" -work cyclonev_ver

    Dieses Problem wird ab Version 13.1 der Quartus® II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 15 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Cyclone® V E
    เอฟพีจีเอ Stratix® V E
    Cyclone® V SE SoC-FPGA

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