Artikel-ID: 000085623 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 09.10.2013

Synchrone Kanten BEIDE erfordern eine zugehörige Taktfrequenz

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Diese Fehlermeldung wird angezeigt, wenn Sie ein Qsys-System generieren, das einen PCIe® Hard IP-Kern enthält, die nreset_status Das Signal wird exportiert und ein Testbench wird generiert.  Dieses Signal soll intern an das Qsys-System verwendet und nicht für den Testbench exportiert werden.

    Lösung

    So verwenden Sie nreset_status Signal außerhalb des Qsys-Systems für den Testbench, generieren Sie das Qsys-System, ohne das Signal zu senden.  Sie können dann die nreset_status signalisieren Sie aus der .v-Datei den Testbench Ihres Designs auf der obersten Ebene.  Dies kann durch Bearbeiten der Port-Deklaration in der Testbench-Datei der obersten Ebene erfolgen.  Sie müssen diese Änderung jedes Mal vornehmen, wenn Sie Ihr Qsys-System generieren.

    Hinweis: die nreset_status Das Signal ist synchron zum Coreclkout Taktsignal.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 13 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    Cyclone® V SE SoC-FPGA

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