Artikel-ID: 000085607 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.01.2015

Warum ist das Ausgangsspannungssignal an den ansteigenden und herabfallenden Kanten der 1,8 V SSTL 50 (OCT) nicht ohne Kalibrierungs-IBIS-Modelle in Cyclone III Geräten tonisch?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Bei den finalen Cyclone®-III-Geräte-IBIS-Modellen gibt es ein bekanntes Problem, bei dem das Ausgangsspannungssignal an den ansteigenden und herabfallenden Kanten der 1,8 V SSTL 50 nicht ohne Kalibrierung für die On-Chip-Termination (OCT) ist. Die korrigierte Cyclone III IBIS-Modelldatei können Sie über den folgenden Link herunterladen:

CIII_Corrected_IBIS_Model_2.CIII_Corrected_IBIS_Model_2

Die betroffenen und korrigierten IBIS-Modelle sind unten aufgeführt:

- ttl18_cio_r50
– ttl18_cio_r25
– hstl18c1_cio_r50
– hstl18c2_cio_r25
- sstl18c1_cio_r50
- sstl18c2_cio_r25
- dhstl18c1_cio_r50
- dsstl18c1_cio_r50

Zugehörige Produkte

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Cyclone® III FPGAs

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