Beschreibung
Dieser Fehler kann auftreten, wenn Sie eine Verilog-Netliste für Primetime generieren, wenn der TimeQuest Timing Analyzer in der Quartus® II Software Version 6.1 aktiviert ist.
Dieser Fehler tritt auf, wenn Ihr Design Zuweisungen hat, die eine gesamte Synthese auslösen (z. B. eine globale Synthesezuweisung und dieselbe Zuweisung mit einem anderen Wert für eine Entität), was dazu führt, dass der Primetime EDA Netlist Writer eine nicht autorisierte Netliste generiert.
Dieses Problem ist ab Version 7.0 der Quartus II Software behoben.
Sie können mySupport auch verwenden, um Patch 0.24 für die Quartus II Software Version 6.1 anzufordern, mit der das Problem behoben wird.