Artikel-ID: 000085570 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.06.2013

Warum verfügt das Beispieldesign für den UniPHY-basierten Speichercontroller über einen Avalon-mm-Slave-Port als Top-Level-I/O?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    UniPHY-basierte Speichercontroller mit aktiviertem On-Chip Debug Toolkit verfügen über einen Avalon®-MM Slave-Port, der auf die oberste Ebene des Beispieldesigns exportiert wird. Die zusätzlichen Pins, die für den Avalon-mm-Slave-Port erforderlich sind, können bei einigen kleineren Paketgrößen zu "No Fit"-Fehlern führen.

    Lösung

    Um den Avalon-MM Slave-Port zu entfernen, deaktivieren Sie das On-Chip Debug Toolkit und generieren Sie das Beispieldesign neu, oder entfernen Sie den Avalon-MM Slave-Port manuell von der obersten Ebene.

    Dieses Problem wurde in der Quartus® II-Softwareversion 13.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 19 Produkte

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    Cyclone® V ST SoC-FPGA
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