In der Quartus® II-Softwareversion 13.1 kann es zum Absturz der Hard IP für PCI Express® mit Avalon® Memory-Mapped-Schnittstelle mit DMA-Design kommen, wenn auf die Deskriptor-Controller-Schnittstelle über eine Burst-Transaktion zugegriffen wird.
Dies liegt daran, dass der Avalon-MM Descriptor Controller nur den Zugriff in einem Zyklus unterstützt.
Wenn eine Avalon-MM Master-Komponente zwei sequentielle Zugriffe oder eine Burst-Transaktion auf den Deskriptor-Controller ausführt, kann die Qsys-Interconnect-Komponente aus zwei einzelnen Zyklen einen Burst-Zyklus generieren.
In Quartus® II Version 13.1 stellt Hard IP für PCIe Avalon-MM mit DMA-Designs sicher, dass nur Single-Cycle-Zugriffe auf die DMA-Deskriptor-Controller-Schnittstelle erfolgen.
Dieses Problem wird in einer zukünftigen Version der Quartus® II-Software behoben.