Kritisches Problem
Beschreibung
Wenn Sie die Quartus II Softwareversion 13.0 DP2 oder 13.0 verwenden SP1, um ein Design zu erstellen, das auf ein Arria V A1, A3 oder C3-Gerät ausgerichtet ist, und Sie verwenden die LVDS-I/O-Standard-fähigen Pins im rechten I/O Bank für andere Zwecke als als PLL-Takteingang (Phase-Locked Loop) Pins, was zur Folge hat, dass FPGA Hardware möglicherweise nicht korrekt funktioniert.
Lösung
Sie müssen die LVDS-I/O-Standard-fähigen Pins in der Rechte I/O-Bank als PLL-Takt-Eingabestifte nur. Die Quartus II Software Version 13.0 DP2 oder 13.0 SP1 gibt keine Fehlermeldung für falsche Zuweisungen an diese LVDS-I/O-Standard-fähigen Pins.