Artikel-ID: 000085525 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Kann ich mehrere Zuweisungen für das gleiche Signal in einer VHDL-Prozessaussage haben?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung Ja, der Quartus®II Software unterstützt mehrere Zuweisungen zum gleichen Signal, selbst wenn die letzte zugewiesene Priorität hat.

Wenn Sie jedoch die Quartus 2000.09 Software oder niedriger kompilieren und den Bereich Ihrer Signale nicht explizit angegeben haben, werden die Ergebnisse möglicherweise nicht korrekt simuliert.

Betrachten Sie den folgenden Code: 

 
----
signal a : std_logic_vector(7 downto 0);

process(iclock1,reset)
  if (reset='0') then
   a
----

Wenn "Reset" "0" ist, anstatt "11100000" für das Signal "a" zu erhalten, zeigt die Quartus Softwaresimulation die 2 bedeutendsten Bits (MSBs) als "11100000" an und zeigt Folgendes an: "00100011".

Wenn Sie a in a (7 downto 0) ändern, wird das Design korrekt simuliert.

Dieses Problem wurde in der Quartus II SoftwareVersion 1.0 behoben.

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