Kritisches Problem
Es gibt einen HDL-Fehler in der von einem Pin Planner generierten Top-Level-Ebene. Designdateien, die eine DDR- oder DDR2-SDRAM-Controller-Variation enthalten.
Von Pin-Planern generierte Designdateien der obersten Ebene, die ein Design verwenden die eine DDR- oder DDR2-SDRAM-Controller-Variation enthalten.
Wenn Sie den DDR- oder DDR2-SDRAM-Controller-Pinplaner importieren datei in Pin Planner und generieren Sie dann eine Designdatei der obersten Ebene für Ihr Design enthält es einen HDL-Fehler und kompiliert nicht in der Quartus II Software. Dieses Erstklassige Design kann nicht verwendet werden Datei für IO-Zuweisungsanalyse.
Verwenden Sie das IP-Toolbench-Design auf der obersten Ebene und automatisch zugewiesene Beschränkungen zur Verifizierung Ihrer Pin- und I/O-Zuweisungen.
Dieses Problem wird nicht behoben.