Artikel-ID: 000085505 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 04.07.2016

DisplayPort-Quellendesigns mit maximaler Lane-Anzahl 1-Fail-Kompilierung

Umgebung

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    DisplayPort-Quelldesigns mit maximaler Lane-Anzahl auf 1 setzen wird nicht kompiliert in der Quartus II Software. Die folgende Fehlermeldung wird angezeigt:

    Error (10251): Verilog HDL error at bitec_dp_tx_skew.v(90): index -1 cannot fall outside the declared range [39:0] for dimension 1 of array "data_sr"

    Dieser Fehler wird nur während der Quartus II Softwarekompilierung angezeigt. Ihre Das Design wird die ModelSim Simulator-Kompilierung bestanden.

    Lösung

    Um Kompilierungsfehler zu vermeiden, setzen Sie die maximale Lane-Anzahl auf 2 oder 4.

    Dieses Problem wurde in Version 16.0 des DisplayPort IP-Kerns behoben.

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