Artikel-ID: 000085471 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum meldet TimeQuest Timing Analyzer in den Quartus II Softwareversionen 7.1 SP1 und darüber hinaus mehrere der Reset- und seriellen Loopback-Ports auf Hochgeschwindigkeits-Transceivern auf Stratix II GX-Geräten als nicht trainierte Pfade...

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
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Beschreibung

Quartus® II Softwareversionen 7.1SP1 und darüber hinaus beschränken die folgenden Reset- und seriellen Loopback-Ports auf den Hochgeschwindigkeits-Transceivern ALTGX/ALT2GXB nicht, wodurch die nicht trainierten Pfade gemeldet werden.

  • gxb_powerdown
  • tx_digitalreset
  • rx_digitalreset
  • rx_analogreset
  • rx_seriallpbken
Lösung

Fügen Sie die Beschränkungen in der Datei Synopsys Design Constraints (.sdc) für TimeQuest manuell hinzu, um diese Pfade zu analysieren. Anweisungen zum manuellen Hinzufügen der Beschränkungen zur .sdc-Datei sind im Stratix II GX Gerätehandbuch (PDF) verfügbar.

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