Artikel-ID: 000085471 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum meldet TimeQuest Timing Analyzer in den Quartus II Softwareversionen 7.1 SP1 und darüber hinaus mehrere der Reset- und seriellen Loopback-Ports auf Hochgeschwindigkeits-Transceivern auf Stratix II GX-Geräten als nicht trainierte Pfade...

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Quartus® II Softwareversionen 7.1SP1 und darüber hinaus beschränken die folgenden Reset- und seriellen Loopback-Ports auf den Hochgeschwindigkeits-Transceivern ALTGX/ALT2GXB nicht, wodurch die nicht trainierten Pfade gemeldet werden.

    • gxb_powerdown
    • tx_digitalreset
    • rx_digitalreset
    • rx_analogreset
    • rx_seriallpbken
    Lösung

    Fügen Sie die Beschränkungen in der Datei Synopsys Design Constraints (.sdc) für TimeQuest manuell hinzu, um diese Pfade zu analysieren. Anweisungen zum manuellen Hinzufügen der Beschränkungen zur .sdc-Datei sind im Stratix II GX Gerätehandbuch (PDF) verfügbar.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Stratix® II GX

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.