Kritisches Problem
Timing-Verletzung tritt während der TimeQuest Timing-Analyse auf für Designs, die die High-Performance-Controller-II-Architektur verwenden wenn die Option Half Rate Bridge aktivieren aktiviert ist.
Dieses Problem betrifft alle Designs, die hochleistungsstark sind II Controller-Architektur mit der Option "Half Rate Bridge aktivieren" eingeschaltet.
Timing-Verletzung tritt während der Kompilierung im TimeQuest auf Timing-Analyzer.
Öffnen Sie die Datei altera_avalon_half_rate_bridge_constraints.sdc
in Ihrem Projektverzeichnis, und bearbeiten Sie die slow_clock Variable
und hinzufügen derive_pll_clocks.
- Erstklassiges Design
derive_pll_clocks
set slow_clk "*|altpll_component|auto_generated|pll1|clk[1]"
- Halbrate-Design
derive_pll_clocks
setzen Sie slow_clk "*|altpll_component|auto_generated|pll1|clk[0]"
Dieses Problem wird in einer zukünftigen Version der DDR behoben und DDR2 SDRAM Controller mit ALTMEMPHY IP