Artikel-ID: 000085387 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum sehe ich die Abkündigung des Bursts der Lesedaten auf mem_dq Bus, selbst wenn ich die Zeilenadresse während des Lesevorgangs mit ddr3 SDRAM UniPHY und Altmemphy-basiertem Controller nicht ändere?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Bei der Implementierung des DDR3 SDRAM UniPHY- und Altmemphy-basierten Speichercontrollers wird dem Benutzer auffallen, dass während des Lesevorgangs mem_dq Bus keinen kontinuierlichen Burst liefert, selbst wenn sich keine Zeilenanschrift ändert. Dieses Verhalten wird auch in der Simulation angezeigt.

    Lösung

    Sie müssen CFG_RDBUFFER_ADDR_WIDTH in alt_mem_ddrx_controller.v HDL manuell aktualisieren, um sie zu beheben.

    Setzen Sie CFG_RDBUFFER_ADDR_WIDTH auf:
    Volle Rate – 8
    Halbe Rate – 7
    Quartalsrate – 6

    Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 8 Produkte

    เอฟพีจีเอ Stratix® V GX
    Stratix® III FPGAs
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® IV GX
    เอฟพีจีเอ Stratix® IV E
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® V GS

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