Beschreibung
In der Quartus® II Softwareversion 15.0 erfüllt der JESD204B IP-Kern möglicherweise das Setup-Timing bei Datenraten von über 7,50 Gbit/s (IP-Core-Link-Taktraten über 187,5 MHz) in Arria® V GT und ST-Geräten.
Lösung
Um das Timing zu schließen, verwenden Sie die folgenden Einstellungen:
- Optimierungsmodus: Leistung (hoher Aufwand – Laufzeit erhöhen)
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Erweiterte Einstellungen (2015)
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Einbauanstrengung: Standard-Fit
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Führen Sie eine Taktfrequenz-Topologie-Analyse während des Routings durch: on
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Physikalische Synthese für Kombinationslogik für Leistung ausführen: Ein
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Führen Sie Registerduplikate aus, um Leistung zu erbringen: Ein
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Führen Sie die Registerretimierung zur Leistungserhaltung durch: Ein
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Platzierungs-Multiplikator: 4,0
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Optimierungsstufe des Router-Timings: Maximal
Wenn weiterhin Timing-Fehler vorhanden sind, führen Sie die folgenden Schritte durch:
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Überbeschränkung der Link-Taktfrequenz (IP-Core-Clock-Domain) um 10 bis 15 % in der Datei mit synopsys design constraint (.sdc) des Benutzers und Schließen des Timings mit der angestrebten Frequenz in TimeQuest. Wenn beispielsweise der 187,5-MHz-Link-Takt vom Kern PLL generiert wird, beschränken Sie den 187,5-MHz-Kern-PLL-Referenztakt (der Taktname ist device_clk) mit 260 MHz (12 %) mit dem create_clock Befehl:
set current_exe == $::TimeQuestInfo (nameofstackable)
wenn { == "quartus_fit"} {
create_clock -name device_clk -period 3,85 [get_ports device_clk]
} else {
create_clock -name device_clk -period 5,33 [get_ports device_clk]
}
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Verwenden Sie Design Space Explorer II, um ein Seed-Sweeping durchzuführen, um die optimale Einstiegsplatzierungs-Seed-Nummer zu ermitteln.