Artikel-ID: 000085364 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Was ist das Verhalten des/der Phase-Locked-Loop(PLL)-Ausgabe-Takt(en), wenn der Eingabe-Takt deaktiviert ist, während sich das Gerät im Benutzermodus für meine APEX 20KE oder APEX 20KC-Gerät befindet?

Umgebung

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung Wenn Sie den Eingangstakt entfernen, erreicht die PLL die untere Frequenzgrenze (200 MHz) der spannungsgesteuerten Taktfrequenz (VCO). Die VCO wird weiterhin mit einer nicht näher spezifizierten Bodenfrequenz ausgeführt. Der PLL-Ausgangstakt ist dann gleich der VCO-Bodenfrequenz geteilt durch K oder V, die die Ausgangsteiler für die beiden PLL-Takt-Ausgänge sind clock0 Und clock1.

    Die Bodenfrequenzgrenze der VCO kann je nach Prozess, Spannung und Temperatur unter 200 MHz reichen. Daher kann der Grenzwert für die Bodenfrequenz von VCO je nach Los variieren. Während Altera eine mindeste VCO-Frequenz angibt, kann die Ausgangsfrequenz des Taktes nicht garantiert werden, wenn der Eingangstakt entfernt wurde.

    Wenn der Eingabetakt deaktiviert ist, verliert die PLL die Sperre und der LOCK Stift wird niedrig. Sobald ein Eingangs-Takt erneut angewendet wird, wird die PLL erneut auf das Taktsignal gesperrt, und die Sperrzeit muss zugelassen werden, um sicherzustellen, dass die PLL die Sperre zurückerlangt hat.

    Während der Simulation in der Altera® Quartus® II Software ist die(n) PLL-Taktausgabe(en) niedrig, da der Simulator die Frequenz nicht modelliert. Die LOCK Stiftkontakte ist derzeit ebenfalls niedrig. Sobald der Eingangs-Takt erneut angewendet wird, beginnen die PLL-Takt-Output(en) in der Simulation umzuschalten.

    Zugehörige Produkte

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    Apex™ 20K

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