Beim Versuch, _p0_pin_assignments.tcl-Datei auszuführen, wird möglicherweise der folgende Fehler angezeigt, wenn eine in VHDL generierte, uniPHY-basierte externe Speicherschnittstellen-IP implementiert wird:
Fehler (332000): ERROR: Argument ist ein Objektfilter, der nicht mit Objekten übereinstimmt. Geben Sie an, dass nur einem Objekt entspricht.
während der Ausführung
"get_node_info -Cell"
(Verfahren "is_node_type_pll_clk" Zeile 2)
von innen aufgerufen
"is_node_type_pll_clk"
(Verfahren "get_input_clk_id" Zeile 2)
von innen aufgerufen
"get_input_clk_id"
(Verfahren "_p0_get_ddr_pins" Zeile 240)
von innen aufgerufen
"_p0_get_ddr_pins Allpins"
(Verfahren "_p0_initialize_ddr_db" Zeile 13)
von innen aufgerufen
"_p0_initialize_ddr_db _p0_ddr_db"
von innen aufgerufen
"wenn { ! [ Info besteht _p0_sdc_cache ] } {
_p0_sdc_cache 1 festlegen
_p0_initialize_ddr_db _p0_ddr_db
} else ..."
(Datei ".. /ddr3//_p0.sdc" Zeile 186)
Sie müssen den RTL-Code in der Datei _0002.v ändern und die Signaldeklaration für die folgenden Signale ändern. Diese Signale sind ein einzelnes Bit im Verilog-Code, werden aber als std_logic_vector im VHDL-Wrapper für die IP erklärt:
Ausgangskabel [0:0] mem_ck,.mem_ck
Ausgabekabel [0:0] mem_ck_n,.mem_ck_n
Ausgangskabel [0:0] mem_cke,.mem_cke
Ausgangskabel [0:0] mem_cs_n,.mem_cs_n
Ausgangskabel [0:0] mem_ras_n,.mem_ras_n
Ausgangskabel [0:0] mem_cas_n,.mem_cas_n
Ausgangskabel [0:0] mem_we_n,.mem_we_n
Durch Hinzufügen von [0:0] stimmen Sie die Signaldeklaration überein, dass sie mit VHDL kompatibel ist.
Dieses Problem wird in der zukünftigen Relase der Quartus II Software behoben.