Aufgrund eines Problems in der Quartus® II Software Version 12.1 und neuer können Sie diesen Fehler bei Stratix® V-Geräten sehen, wenn Sie die ALTLVDS_TX Mega-Funktion im externen PLL-Modus verwenden.
Fehler: DER SERDES-Senderknoten "lvds_tx:lvds_tx_inst0 |altlvds_tx:ALTLVDS_TX_component |lvds_tx_lvds_tx:auto_generated|outclock_tx" ist nicht korrekt am "ENABLE0"-Port angeschlossen. Sie muss mit einem der unten aufgeführten gültigen Ports verbunden sein. Info: Kann mit dem LOADEN-Port von stratixv_pll_lvds_output VERBUNDEN werdenWYGInfo: Kann mit dem OUTCLK-Port von generic_pll GENERIC_PLL KLEINWYG verbunden werden
Um dieses Problem zu beheben, muss ein LVDS-Puffer zwischen dem externen PLL und der ALTLVDS-Instanz auf der tx_inclock und den tx_enable Ports eingefügt werden.
Bitte lesen Sie den folgenden Artikel, um zu erfahren, wie Sie einen mittleren LVDS-Puffer zwischen der externen PLL und AltLVDS IP hinzufügen.
Dieses Problem wird ab Intel® Quartus® Prime Pro Edition Software Version 12.1 behoben.