Artikel-ID: 000085347 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 18.07.2013

Warum zeigt das auf der Quartalsrate basierende DDR3-UniPHY-Controller-Design eine niedrige Leseeffizienz an?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die niedrige Leseeffizienz wird durch eine der Einstellungen im DDR3-Controller für das Quartalsrate-Design verursacht. Wenn die Leselatenz länger ist (z. B. eine größere CAS-Latenznummer), wird der Controller die internen Lesebefehle von der Ausführung abwürgen, da die maximale Anzahl an ausstehenden Lesebefehlen erreicht wird.

    Lösung

    Die aktuelle Problemumgehung für dieses Problem besteht darin, den Parameter MAX_PENDING_RD_CMD von 16 auf 32 in der _c0.v-Datei wie folgt zu ändern:

    Von

    MAX_PENDING_RD_CMD = 16

    An

    MAX_PENDING_RD_CMD = 32

    Dieses Problem wird ab Version 13.1 der Quartus® II Software behoben.

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® V GS

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