Beschreibung
Dieser Fehler kann bei der Simulierung Nios auftreten® II 1.1 VHDL-Designs, die mehrere Takt-Domains in der ModelSim enthalten® Werkzeug. Verilog-Systeme, die mehrere Clock-Domains enthalten, werden fehlerfrei simuliert.
Die Problemumgehung umfasst das Ändern des VHDL-Quellcodes, der vom SOPC Builder generiert wird. Navigieren Sie zur Zeilennummer im VHDL-Quellcode, der den Fehler im ModelSim-Tool generiert. Der Fehler wird durch die Zuweisung zum "data_in" Bus in einer Komponenteninstanziierung verursacht. Der Quellcode, der den Fehler generiert, führt zu folgenden Fehlern:
data_in => std_logic_vector("0000000000000000") & (slave_address);
Um das Problem zu beheben, müssen Sie ein neues internes Signal auf der gleichen Ebene wie die Komponenteninstanziierung erstellen. Erstellen Sie beispielsweise ein Signal namens "internal_slave_address". Weisen Sie dann Folgendes zu:
internal_slave_address <= std_logic_vector("0000000000000000") & (slave_address);
und ändern Sie die Port-Zuordnung in der Komponenten-Instanzition, um folgendermaßen zu lesen:
data_in => internal_slave_address;
Dieses Problem wurde in Nios II 5.0 behoben.