Dieser Fehler tritt auf, wenn eine Testbench für das mit AN456 gelieferte PCI-Express-Referenzdesign in Arria®-V- oder Cyclone®-V-Geräten® generiert wird. Dieser Fehler ist darauf zurückzuführen, dass das Modul Status Output Bridge nicht über ein geeignetes Simulationsmodell verfügt.
Qsys meldet den folgenden Fehler, wenn Sie die Testbench mit diesen Einstellungen generieren:
- Erstellen Sie ein Testbench-Qsys-System: Standard, BFMs für Standard-Avalon-Schnittstellen
- Simulationsmodell erstellen: Verilog
Fehler: pcie_av_hip_de_hip_status_0: falsch # Argumente: sollte "proc_quartus_synth Name" sein
während der Ausführung
"proc_quartus_synth"
(Prozedur "proc_sim_verilog" Zeile 2)
von innen heraus aufgerufen
"proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge"
Info: pcie_av_hip_de_hip_status_0: "top" instanziiert altera_pcie_av_hip_de_hip_status "pcie_av_hip_de_hip_status_0"
Fehler: Generation gestoppt, 3 oder mehr Module verbleiben
Info: top: Done top" mit 7 Modulen, 89 Dateien, 3559773 Bytes
Fehler: ip-generate failed with exit code 1: 2 Fehler, 8 Warnungen
Entfernen Sie für die Simulation entweder das Statusmodul aus dem Design oder verwenden Sie ein anderes Beispieldesign, das in Ihrem Quartus® II-Installationsverzeichnis verfügbar ist.
<Ihr Installationsverzeichnis>\IP\Altera\altera_pcie\...