Beschreibung
Altera
® empfiehlt, dass I/O-Zellenregisterzuweisungen im Quartus vorgenommen werden
™ Software. Sie können diese Zuweisungen jedoch auch in Synplify implementieren, indem Sie
syn_useioff Attribut auf globaler oder lokaler Basis.
Sie können dies global festlegen, indem Sie die Einstellung syn_useioff=1 auf der oberen Ebene, direkt im Quellcode, über das Synplify-Einstellungen-Tool SCOPE oder direkt in der Beschränkungsdatei vornehmen.
| Tabelle 1. Einstellung syn_useioff=1 global |
| Programmiersprache | Syntax |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| VHDL | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| Beschränkungsdatei | define_global_attribute syn_useioff 1 |
| Tabelle 2. Lokale Einstellung syn_useioff=1 |
| Programmiersprache | Syntax |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| VHDL | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| Beschränkungsdatei | define_attirbute {p:q[3:0]} syn_useioff 1 |