Kritisches Problem
Beschreibung
Wenn Sie ein Verilog HDL-Modell für eine CPRI IP-Kernveränderung generieren mit einer Datenrate von 4,915 Gbit/s, die auf ein Arria II Gerät ausgerichtet ist und Datenübertragung über 18 oder mehr fähige Antennen/Trägerschnittstellen (Kanäle), der IP-Kern löscht Daten auf den kanal in Simulation.
Lösung
Dieses Problem hat keine Problemumgehung. Wenn Sie eine Abweichung konfigurieren müssen mit 18 oder mehr Antennen/Carrier-Schnittstellen generieren und simulieren ein VHDL-Modell anstelle eines Verilog HDL-Modells für diesen CPRI IP-Kern Variationen.