Artikel-ID: 000085217 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 13.08.2012

Wie kann ich einen einzelnen On-Chip Termination (OCT)-Kalibrierungsblock mit verschiedenen I/O-Pins teilen, die jeweils unterschiedliche Beendigungswerte in Stratix III- oder Stratix IV-Geräten haben?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Um einen einzelnen On-Chip Termination (OCT) Kalibrierblock mit verschiedenen I/O-Pins mit jeweils unterschiedlichen Beendigungswerten (500 und 2500) in Stratix® III- und Stratix IV-Geräte müssen Sie die ALTIOBUF-Megafunktion für die I/O-Pins verwenden, die die Beendigung der Serie 25-Mal mit Kalibrierung verwenden.

Um den gleichen Beendigungsblock für sowohl 50 als auch 25 nach OCT kalibrierte OCT zu verwenden, müssen die I/O-Pins die gleiche VCCIO-Spannung haben.

Ab Version 9.0 der Quartus II Software ermöglicht die AltIOBUF-Megafunktion die Wahl zwischen "Linksschicht-Reihen-Beendigungskontrolle verwenden", mit der ein kalibrierter 50-gbit/s-Beendigungsblock eine Ausgangsimpedanz von 25 für diese Ausgabe oder den bidirektionalen Pin erzielen kann.

Vor Quartus II Softwareversion 9.0 müssen Sie der AltIOBUF-Instanz einen CHIPSATZ-PARAMETER hinzufügen.

Angenommen, Sie benötigen einen Eingabestift mit paralleler 50-50-Er-Anschlussverbindung mit Kalibrierung, die als SSTL-1.8-Klasse-II-Eingabe ausgeführt wird, und einen Ausgabestift mit Beendigung der 25-Port-Serie mit Kalibrierung, die als SSTL-Ausgabe 1.8 Class II betrieben wird, die sich in derselben Bank oder in verschiedenen Banken (mit dem gleichen VCCIO) befindet. Um dies zu erleichtern, führen Sie Folgendes durch:

  • Weisen Sie im Ausgabemodus eine ALTIOBUF-Megafunktion zwischen dem Ausgabestift und dem internen Signal zu, das diesen Pin speist.
  • Öffnen Sie die generierte ALTIOBUF Verilog- oder VHDL-Datei und fügen Sie den folgenden Defparam (Verilog) oder generischen Map-Parameter (VHDL) hinzu.
    • obufa_0.shift_series_termination_control = "true" (VERILOG)
    • shift_series_termination_control => "true" (VHDL)
  • Weisen Sie 25-Serie 25 OCT mit Kalibrierung auf diesen Ausgabestift zu.
  • Durch die Kompilierung des Designs wird ein Kalibrierungsblock verwendet (d. h. ein Paar RUP-/RDN-Pins).
  • Sie müssen diese RUP- und RDN-Pins über einen 50-Port-Widerstand an VCCIO und GND anschließen. Die Beendigung der Serie 25 in "25" wird durch eine Teilung durch zwei Funktionen abgeleitet.

Weitere Informationen zur AltIOBUF-Megafunktion finden Sie im Benutzerhandbuch für die I/O-Puffer-Megafunktion (ALTIOBUF) (PDF).

Zugehörige Produkte

Dieser Artikel bezieht sich auf 4 Produkte

เอฟพีจีเอ Stratix® IV GT
Stratix® III FPGAs
เอฟพีจีเอ Stratix® IV E
เอฟพีจีเอ Stratix® IV GX

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